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Quasi-Resonant Interconnects: A Low Power, Low Latency Design Methodology

机译：准谐振互连：一种低功耗，低延迟的设计方法

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Jonathan Rosenfeld; Eby G. Friedman;
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年度 2010
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1. Quasi-Resonant Interconnects: A Low Power, Low Latency Design Methodology [J] . Rosenfeld J., Friedman E. G. IEEE transactions on very large scale integration (VLSI) systems . 2009,第2期

机译：准谐振互连：一种低功耗，低延迟的设计方法
2. Low-power, low-latency transceiver design using d-TGMS flip-flop for on-chip interconnects [J] . U. Saravanakumar, P Suresh, S.P Vimal International Journal of Engineering & Technology . 2018,第1期

机译：使用d-TGMS触发器的低功耗，低延迟收发器设计，用于片上互连
3. Low-Power Low-Latency BCH Decoders for Energy-Efficient Optical Interconnects [J] . C. Fougstedt, K. Szczerba, P. Larsson-Edefors Journal of Lightwave Technology . 2017,第23期

机译：用于节能光互连的低功耗低延迟BCH解码器
4. A low power, low latency tunable Quasi-resonant interconnect using active inductor [C] . Bhaskar M., Sridevi D., Venkataramani B. 2011 IEEE Recent Advances in Intelligent Computational Systems . 2011

机译：使用有源电感器的低功耗，低延迟，可调准谐振互连
5. Design and Optimization of High-Performance Low-Power CMOS VLSI Interconnects. [D] . Zhang, Yulei. 2011

机译：高性能低功耗CMOS VLSI互连的设计和优化。
6. MBus: An Ultra-Low Power Interconnect Bus for Next Generation Nanopower Systems [O] . Pat Pannuto, Yoonmyung Lee, Ye-Sheng Kuo, -1

机译：MBus：用于下一代纳微功率系统的超低功率互连总线
7. Low-power, low-latency transceiver design using d-TGMS flip-flop for on-chip interconnects [O] . U. Saravanakumar, P Suresh, S.P Vimal 2018

机译：低功耗，低延迟收发器设计使用D-TGMS触发器用于片上互连

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